Fully Depleted Ge CMOS Devices and Logic Circuits on Si
핵심은 recessed channel 과 recessed S/D depicted.
(Higher doping in recessed S/D, lower doping in recessed channel을 함으로써 enhanced gate control)
공정과정
GeOI substrate 은 180nm lightly Sb doped n-type Ge layer, 400nm SiO2 Box, Si handling wafer 으로 구성되어있다.
먼저, native oxide를 strip한다. Soaking in diluted 2% HF solution 한다. 다음으로 순서대로 아세톤, 메탄올, isopropanol로 5/5/5분씩 클리닝을 한다.
그 다음 SF6로 mesa isolation하여 wafer에서 각각 분리한다.
Ion implantaiton(이온주입공정)을 하는데, NMOS에선 P ion을 5*1015/cm2 at 30keV로, PMOS에선 BF2이온을 4*1015/cm2 at 30keV로 이온 주입을 한다. 주의할 점은 S/D, Gate모두 선 도핑을 한다는 것이다.
이후 rapid thermal anneal 500도 로 1분간 N2 ambient에서 Activation을 한다.
(여기서 이전의 논문과 비교하자면, 이번에는 더 간단히 낮은 온도에서 Activation 공정을 하였는데, 이는 thermal budget을 줄이고, P ion의 확산을 줄이기 위해서이다.)
그리고 Gate 밑 부분의 channel을 형성하기 위한 과정이다. Inductive-coupled plasma dry etcher에서 SF6 Plasma로 Ge layer Channel을 Lightly doped recessed channel만 남기고 Etching한다. (etch rate은 3nm/s이다.)
또한, dry etching time을 조절하여 다른 채널 두께를 만든다. 90, 60, 40, 25, 15, 10nm이다.
Dry etching을 하면서 생긴 Surface의 damage를 제거하기 위해서, surface wet clean을 한다. 3번 반복해서 soaking in 2% HF, DI water, HF으로 Clean한다. (이때, HF는 hydrophobic surface를 유지하기 위해서 한다.)
1nm atomic layer deposition(ALD) Al2O3를 250도에서 증착한다. 그리고 낮은 온도에 adopted한다. 왜냐하면 ALD 과정 중에 생성되는 low-quality native oxide 를 줄이기 위해서이다.
GeOx passivation layer는 500도에서 30초간 thermal annealing in pure O2 ambient로 생성된다. (GeOx - 0.6nm)
이후 gate-stack이 끝난 후, common recessed S/D dry etching을 한다. top less doped Ge layer를 제거한다. BCl3/Ar-based recessed S/D dry etching을 15nm/min로 조심스럽게 한다.
이후 S/D에 100nm Ni이 contact metal로써 증착된다. 이후 N2 ambient에서 250도로 common ohminc anneal을 한다.
마지막으로 metal gate를 PMOS에선 40/60nm Ti/Au로, NMOS에선 40/60nm Ni/Au로 형성한다.
이 실험에서는 MOSFET에 accumulation mode로 동작하고, Vth들이 다른 inversion mode device들 보다 낮다. 왜냐하면 channel을 deplete하기 위해 extra gate bias가 필요하기 때문이다. 이 때, Ni/Au 높은 일함수 메탈이고, Ti/Au는 낮은 일함수 메탈들을 사용해 Vth를 보정해준다.
EOT는 뭘까남...?